`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); reg q1; //*************code***********// always@(posedge clk or negedge rst)begin if(!rst) q1 <= 'd0 ; else if(data==1) q1 <= ~q1 ; else if(data==0) q1 <= q1 ; end always@(posedge clk or negedge rst)begin if(!rst) ...