`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// // 1.复位方式：异步低电平（本题）、同步低电平（在敏感信号列表中删除negedge rst）、异步高电平、同步高电平 // 2. T触发器：输入为0则保持当前值，输入为1则翻转当前值 reg q1; //使用q1作为第一个T触发器的输出，一个中间值 always @(posedge clk or negedge rst) begin if(!rst) begin q1 &l...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// /* 1. 题中给的mux_out是wire类型的，所以不能直接在case语句中进行赋值，因此要创建reg类型的内部连线mux_out_reg； 2. always@(*)等同于always @(sel,d0,d1,d2,d3) 3. begin...end之间的语句只能用reg类型的变量，但可以使用阻塞赋值和非阻塞赋值 */ reg [1...