`timescale 1ns/1ns module top_module( input wire [2:0]in, output wire a,b,c ); assign {a,b,c} = in; //assign a = in[2]; //assign b = in[1]; //assign c = in[0]; endmodule

`timescale 1ns/1ns module top_module ( input a, input b, input c, input d, output e, output f ); assign e = ~((a&b) ^ (c^d)); assign f = ((a&b) ^ (c^d)) | d; endmodule

`timescale 1ns/1ns module top_module ( input a, input b, input c, input d, output e, output f ); assign f = (a&b)^(c|d); assign e = ~((a&b)^(c|d)); endmodule