国服第一华孝子1 - 个人主页刷题动态

VL31	数据累加输出	2024-01-27	答案正确	< 1ms	0K	Verilog	题解
VL30	数据串转并电路	2024-01-22	答案正确	< 1ms	0K	Verilog	题解
VL30	数据串转并电路	2024-01-22	答案正确	< 1ms	0K	Verilog	题解
VL37	时钟分频（偶数）	2023-11-16	答案正确	< 1ms	0K	Verilog	题解
VL26	含有无关项的序列检测	2023-11-03	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2023-11-01	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2023-11-01	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2023-11-01	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2023-11-01	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2023-11-01	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2023-11-01	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2023-11-01	答案正确	< 1ms	0K	Verilog	题解
VL25	输入序列连续的序列检测	2023-11-01	答案正确	< 1ms	0K	Verilog	题解
234312	使用3-8译码器①实现逻辑函数	2023-10-26	答案正确	< 1ms	0K	Verilog	题解
234311	实现3-8译码器①	2023-10-26	答案正确	< 1ms	0K	Verilog	题解
234311	实现3-8译码器①	2023-10-26	答案正确	< 1ms	0K	Verilog	题解
234305	4位数值比较器电路	2023-09-22	答案正确	< 1ms	0K	Verilog	题解
234349	使用函数实现数据大小端转换	2023-09-22	答案正确	< 1ms	0K	Verilog	题解
234348	使用子模块实现三输入数的大小比较	2023-09-21	答案正确	< 1ms	0K	Verilog	题解
234348	使用子模块实现三输入数的大小比较	2023-09-21	答案正确	< 1ms	0K	Verilog	题解

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