`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] data_reg; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin data_reg <= 4'b0; end else begin if(data_valid) begin data_reg <= {data_reg[2:0], data}; end els...