燕（牛）子（客），燕（牛）子（客），没有你我怎么活啊~   newcode，how am I supposed to live without you？           小A：没想到，转眼间你和牛客已经在一起2年多了~   FPGA探索者：2年多吗？我只记得是775天！   牛牛你看，这是我在牛客加入的圈子，第一天注册入圈是因为2020年中兴举办的中兴捧月算法竞赛，每天都要来竞赛区刷刷题，看看排行榜。   最后，您猜怎么着来着？   嘿！   得奖儿了~              从此，我在牛牛这里沉迷往返。刷题、测评、刷笔试经验、刷面经、还要看看招聘进度和offer选择。    第一天打...

基础：   在先做23题同步FIFO和24题格雷码的前提下，写异步FIFO很简单。同步FIFO中的很多内容可以直接拿来用。   可以先看同步FIFO详解和代码   结构：   在同步FIFO基础上，进行异步FIFO设计。保持类似的读写逻辑和读写地址控制，区别是增加了格雷码跨时钟，另外空满逻辑是使用格雷码判断空满。      代码：   `timescale 1ns/1ns //******************************** //作者：FPGA探索者 //******************************** /***********************...

详细讲解：   FPGA数字IC笔试面试求职必备—同步FIFO详解及代码分享   https://www.nowcoder.com/discuss/952285       全部代码    `timescale 1ns/1ns   /****************************/ // 作者：FPGA探索者 /****************************/ module sfifo#(   parameter  WIDTH = 8,  &nb...

同步FIFO是笔试面试经常遇到的问题，常见于面试的手撕代码过程中。掌握同步FIFO有利于对异步FIFO的理解。   本文目录如下：   1.  FIFO 简介及用途；   2.  同步 FIFO 接口；   3.  双口 RAM 接口；   4.  基于双口 RAM 的同步 FIFO 结构；   5.  读写地址产生逻辑；   6.  空满信号产生逻辑；   7.  全部代码          1. FIFO 简介   FIFO （先入先出, First In First Out ）存储器，在 FPGA 和数字 IC 设计中非常常用。 根据接入的时钟信号，可以分为同步 FIFO 和异步 FIF...

1. 代码   `timescale 1ns/1ns module gray_counter(    input   clk,    input   rst_n,    output  reg [3:0] gray_out );          reg [4:0] cnt_bin; &n...

1. 代码   `timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data );          reg [3:0] romreg[7:0];     integer i;     always @ (pose...

FSM有限状态机序列检测，涉及到：   （1）摩尔型与米利型状态机；   （2）一段式、两段式、三段式状态机；   （3）状态编码（二进制、格雷码、独热码）；      相关内容可参考21题的题解 https://blog.nowcoder.net/n/b0533597346e4baa8caaec817d8df906   1. 题目   某同步时序电路的状态转换图如下，→上表示“C/Y”，圆圈内为现态，→指向次态。   请使用D触发器和必要的逻辑门实现此同步时序电路，用Verilog语言描述。           2. 解析   已经给了状态转...

1. 偶数分频       简单，只是注意时钟翻转的条件是(N/2)还是(N/2)-1，非阻塞赋值在下一个时钟才会更新值。          2. 奇数分频       奇数分频比偶数分频复杂一些，当不要求分频的占空比时，对输入时钟clk上升沿计数，可以设置两个计数的翻转点，一个是(N-1)/2，一个是(N-1)，计数到(N-1)时输出时钟翻转且将计数器清零，假设计数器计数0~(N-1)/2区间输出低电平，则输出时钟的低电平有(N-1)/2 + 1个clk周期，高电...

FSM有限状态机序列检测，涉及到：;   （1）摩尔型与米利型状态机；   （2）一段式、两段式、三段式状态机；   （3）状态编码（二进制、格雷码、独热码）；   1. 题目   某同步时序电路转换表如下，请使用D触发器和必要的逻辑门实现此同步时序电路，用Verilog语言描述。    2. 解析   2.1 题目本身解析   有状态转移表，最好也要画出来状态转移图，状态跳转如下图所示：     问题：本题为了使输出恰好符合给定答案的时序，所以在用摩尔型状态机判断的时候，要用两段式状态机，或者考虑米利型状态机。       本题为了简便起见，...

不少同学考研或者保研到了985、211读了硕士，可是。。。   唉，周围同学一起参加实习和秋招了，发现本科也是985或者211的同学顺利通过了简历筛选，自己却永远在简历初筛阶段；   ——>明明自己面试觉得很好，可是不知道为什么被刷~   ——>明明身边的A和B是大混子，只是因为学历好，结果他们有offer~   ——>在定薪的时候，某些公司还会根据学校而进行薪资定级，具体的有知道的懂哥可以在评论区回复~   ——>在主管面或者HR面时（有时候所谓的压力面），有时候也会提及第一学历，实际上这时候大家可以从自己不抛弃不放弃、追求提升角度来表明自己有一定追求，从考取研究生和...

一面技术面1个小时，二面综合面一小时      一面技术面   1. 自我介绍；   2. 介绍所作的项目；   3. 根升余弦滤波器的作用（匹配滤波器+防止码间串扰），频域上进行解释；   4. 上采样和滤波器的位置关系，先上采再滤波还是先滤波再上采，为什么；   5. （通信）接收机的同步模块怎么做的，具体讲一下；   6. 信道估计怎么做的；   7. 跨时钟域处理，项目里有没有跨时钟域部分，做了什么处理；   8. 做了哪些时序约束，遇到的时序问题，怎么解决的；      二面，综合面试   1. 介绍项目，挑一个最熟悉的详细讲；   2. 项目中的有哪些可以进行改进的地方，做了什么样...

（1）我们不提倡加班，实行项目责任制，有些同事没干完的话会主动留下来加会班；      （2）同学A：听说贵公司只要双985的？            HR_T：我们没有说过哦，欢迎大家投简历；      （3）请大家给我们一个机会，我们一定会给大家一个满意的薪资；      （4）我们公司现在在A地正处于高速发展期，团队也在不断扩充，对你们也是个非常好的机会，B主管这几年就要退休了，你想走管理路线的话公司也可以培养；      （5）你的期望薪资是多少？现在手上有哪些offer了？       HR_A：今年我们的薪资值得期待，你一定要等一等我们；       HR_B：要不你先签个别的？ ...

函数与任务（function和task），笔试中经常会遇到选择题或者简答题，对比两者的一些特性。   1. 题目   在数字芯片设计中，经常把实现特定功能的模块编写成函数，在需要的时候再在主模块中调用，以提高代码的复用性和提高设计的层次，分别后续的修改。       请用函数实现一个4bit数据大小端转换的功能。实现对两个不同的输入分别转换并输出。     `timescale 1ns/1ns module function_mod(     input clk, &nbsp...

很多同学非常重视技术面试和主管面，但是我想和大家强调一下HR面也是非常重要的，一些公司的HR权力挺大，起码能让你挂掉面试或者offer排名低。    实际上，HR面是有一套固定套路的，接下来，请听我细细道来。   HR面一般是放在最后一面，比如zeku是技术面+主管面+HR面，联发科一般是技术面+主管面+HR电话沟通，中兴和华为是技术面+主管面，没有单独的HR面。   通常，HR面试时间是30分钟~1小时，如果是线下的面试有时候会短一点。    对于HR面，有哪些常见的问题？应当做那些准备呢？        1. 自我介绍   自我介绍必不可少，开头肯定要来一段的，自我介绍也是可以预留一些提问...