`timescale 1ns/1ns module JC_counter ( input clk , input rst_n, output reg [3:0] Q ); reg flag_up; always @(*) begin if (Q == 0) flag_up = 1; else if (Q == 15) flag_up = 0; else flag_up = flag_up; end always @(posedge clk or negedge rst_n) begin if (!rst_n) begin Q <= 0; end else begin Q <= (f...

`timescale 1ns/1ns module gray_counter ( input clk , input rst_n , output reg [3:0] gray_out ); reg [3:0] cnt; reg flag; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= 0; flag <= 1; end else begin if (flag) cnt <= cnt + 1; flag <= ~flag; end end always @(posedge cl...