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2023-07-30 11:27

香港中文大学集成电路IC设计

题解 | #五到一选择器#

`timescale 1ns/1ns module top_module( input [3:0] a, b, c, d, e, input [2:0] sel, output reg [3:0] out ); always@(*)begin case(sel) 3'b000: out = a; 3'b001: out = b; 3'b010: out = c; 3'b011: out = d; 4'b100: out = e; default: out = 0; endcase end endmodule

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2023-07-30 11:11

香港中文大学集成电路IC设计

题解 | #多位信号xnor#

`timescale 1ns/1ns module top_module( input a, b, c, d, e, output [24:0] out ); wire[24:0]tmp1; wire[24:0]tmp2; assign tmp1 ={{5{a}},{5{b}},{5{c}},{5{d}},{5{e}}}; assign tmp2 ={5{a,b,c,d,e}}; assign out = ~(tmp1^tmp2); endmodule

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2023-07-30 09:37

香港中文大学集成电路IC设计

题解 | #三元操作符#

`timescale 1ns/1ns module top_module( input [7:0] a, b, c, d, output [7:0] max); wire [7:0]tmp1; wire [7:0]tmp2; assign tmp1 = (a>b)?a:b; assign tmp2 = (c>d)?c:d; assign max = (tmp1>tmp2)?tmp1:tmp2; endmodule

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2023-07-30 09:30

香港中文大学集成电路IC设计

题解 | #信号反转输出#

`timescale 1ns/1ns module top_module( input [15:0] in, output [15:0] out ); reg[15:0]out; integer i; always@(*)begin for(i=0;i<16;i++)begin out[i]<=in[15-i]; end end endmodule

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2023-07-30 09:10

香港中文大学集成电路IC设计

题解 | #信号级联合并#

`timescale 1ns/1ns module top_module( input [4:0] a, b, c, d, e, f, output [7:0] w, x, y, z ); wire [1:0] temp = 2'b11; assign {w,x,y,z} = {a,b,c,d,e,f,temp}; endmodule

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2023-07-30 08:55

香港中文大学集成电路IC设计

题解 | #多位信号#

`timescale 1ns/1ns module top_module( input wire [2:0]in, output wire a,b,c ); assign a = in[2]; assign b = in[1]; assign c = in[0]; endmodule

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2023-07-30 08:53

香港中文大学集成电路IC设计

题解 | #逻辑运算2#

`timescale 1ns/1ns module top_module ( input a, input b, input c, input d, output e, output f ); assign e = ~((a*b)^(c^d)); assign f = ~e|d; endmodule

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