`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg[3:0]cnt; always@(posedge clk or negedge rst_n) if(~rst_n) cnt <= 4'd0; else if(valid_in) cnt <= cnt + 4'd1; else cnt <= cnt; r...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); parameter S0 = 3'd0, S1 = 3'd1, S2 = 3'd2, S3 = 3'd3, S4 = 3'd4, S5 = 3'd5, S6 = 3'd6, WAIT = 3'd7; reg [2:0]state,state_n; reg [2:0]cnt; //六个bit计数 always@(posedge clk or negedge ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); parameter S0 = 4'd0, S1 = 4'd1, S2 = 4'd2, S3 = 4'd3, S4 = 4'd4, S5 = 4'd5, S6 = 4'd6, S7 = 4'd7, S8 = 4'd8, S9 = 4'd9; reg[3:0]state,state_n; always@(posedge clk or negedge rst_n) begin if(~rst_n) state ...

`timescale 1ns/1ns module lca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire [3:0] S ); task ADD; input A,B,CIN; output [1:0]C; reg S,COUT; begin S = A^B^CIN; COUT = (A&B)|(A&CIN)|(B&CIN); C = {COUT,S}; end endtask reg [1:0]S0,S1,S2,S3; always@(A_in or ...