`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0]d1; wire [7:0]d2; sub_mod m0( .clk(clk), .rst_n(rst_n), .a(a), .b(b), .c(d1)); sub_mod m1( .clk(clk), .rst_n(rst_n), .a(b), .b(c), .c(d2)); sub_mod m2( .clk(clk), .rst_n(r...