`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg [3:0]state,next_state; parameter s0 = 0; parameter s1 = 1; parameter s2 = 2; parameter s3 = 3; parameter s4 = 4; parameter s5 = 5; parameter s6 = 6; parameter m1 = 7; paramete...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //(A>B output wire Y1 , //(A=B output wire Y0 //(A<B ); assign Y2 = (A[3] ^ B[3]) & A[3] || (A[3] ^~ B[3]) && (A[2] ^ B[2]) & A[2] || (A[3] ^~ B[3]) && (A[2] ^~ B[2]) && (A[...

`timescale 1ns/1ns module comparator_4( input [3:0] A , input [3:0] B , output wire Y2 , //(A>B output wire Y1 , //(A=B output wire Y0 //(A<B ); assign Y2 = (A[3] > B[3]) || (A[3] == B[3]) && (A[2] > B[2]) || (A[3] == B[3]) && (A[2] == B[2]) && (A[1] > B[1]) ||...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); assign c = data_rev(a); assign d = data_rev(b); function [3:0] data_rev; input [3:0] data_in; begin data_rev[0] = data_in[3]; data_rev[1] = data_in[2]; data_rev[2] = data_in[1]; data_rev[3] = data_in[...

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0]d1; wire [7:0]d2; sub_mod m0( .clk(clk), .rst_n(rst_n), .a(a), .b(b), .c(d1)); sub_mod m1( .clk(clk), .rst_n(rst_n), .a(b), .b(c), .c(d2)); sub_mod m2( .clk(clk), .rst_n(r...

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i; generate for(i = 0; i < 8; i = i + 1)begin assign data_out[i] = data_in[7-i]; end endgenerate endmodule

`timescale 1ns/1ns module data_minus( input clk, input rst_n, input [7:0]a, input [7:0]b, output reg [8:0]c ); always@(posedge clk or negedge rst_n )begin if(!rst_n)begin c <= 0; end else begin c <= a>b ? a-b : b-a; end end endmodule

`timescale 1ns/1ns module data_select( input clk, input rst_n, input signed[7:0]a, input signed[7:0]b, input [1:0]select, output reg signed [8:0]c ); always@(posedge clk or negedge rst_n)begin if(!rst_n)begin c <= 0; end else begin c <= select[1] ? (select[0] ? (a-b) : (a+b)) : (select[0] ? b ...

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); reg [15:0]d1; //*************code***********// always@(posedge clk or negedge rst)begin if(!rst)begin out <= 0; validout <= 0; d1<=0; end else if(sel)begin va...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); reg [7:0]in0; reg [2:0]count; //*************code***********// always@(posedge clk or negedge rst)begin if(!rst)begin input_grant <= 0; out <= 0; in0 <= 0; count <= 0...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// assign check = sel ? ^bus : ~^bus ; //*************code***********// endmodule

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output reg [1:0]mux_out ); //*************code***********// reg [1:0] mux_out1; always @(*) begin case(sel) 0: mux_out=d3; 1: mux_out=d2; 2: mux_out=d1; 3: mux_out=d0; default: mux_out=2'b00; endcase end //assign mux_out=mux_o...

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output out ); assign out = in[sel]; endmodule

`timescale 1ns/1ns module top_module( input [3:0] a, b, c, d, e, input [2:0] sel, output reg [3:0] out ); always @(*) begin case(sel) 3'd0: out<=a; 3'd1: out<=b; 3'd2: out<=c; 3'd3: out<=d; 3'd4: out<=e; default: out <= 4'b00; endcase end endmodule