`timescale 1ns/1ns module seller2( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire sel , output reg out1, output reg out2, output reg out3 ); //*************code***********// reg [3:0] cnt; always@(posedge clk or negedge rst)begin if(!rst)begin cnt <= 0; out1 <= 0;...