//使用always语句，与reg型变量匹配，但题目要求为wire型，所以定义中间reg型变量mux_out_temp,最后用assign语句传回去。 module mux4_1( input [1:0]d0,d1,d2,d3, input [1:0]sel, output [1:0]mux_out ); //code reg [1:0] mux_out_temp; always@(*) begin case(sel) 2'b00: mux_out_temp=d3; 2'b01: mux_out_temp=d2; 2'b10: mux_out_temp=d1; 2'b11: mux_out_t...