`timescale 1ns/1ns `define D_FILIP_FLOP(clk, rst_n, data_d, data_q, enable) \ always @(posedge clk or negedge rst_n) begin \ if (~rst_n) \ data_q <= 0; \ else if (enable) \ data_q <= data_d; \ end module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output re...