题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
|---|
235513 |
时钟切换
|
2023-12-05
|
答案正确
| < 1ms | 0K | Verilog | |
235497 |
序列发生器
|
2023-12-05
|
答案正确
| < 1ms | 0K | Verilog | |
235499 |
根据RTL图编写Verilog程序
|
2023-12-04
|
答案正确
| < 1ms | 0K | Verilog | |
VL49 |
脉冲同步电路
|
2023-10-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL48 |
多bit MUX同步器
|
2023-10-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL47 |
格雷码计数器
|
2023-10-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL47 |
格雷码计数器
|
2023-10-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL46 |
同步FIFO
|
2023-10-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL40 |
占空比50%的奇数分频
|
2023-10-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL37 |
时钟分频(偶数)
|
2023-10-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL33 |
非整数倍数据位宽转换8to12
|
2023-10-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL32 |
非整数倍数据位宽转换24to128
|
2023-10-23
|
答案正确
| < 1ms | 0K | Verilog | |
VL28 |
输入序列不连续的序列检测
|
2023-10-18
|
答案正确
| < 1ms | 0K | Verilog | |
VL27 |
不重叠序列检测
|
2023-10-18
|
答案正确
| < 1ms | 0K | Verilog | |
VL26 |
含有无关项的序列检测
|
2023-10-18
|
答案正确
| < 1ms | 0K | Verilog | |
234350 |
ROM的简单实现
|
2023-10-12
|
答案正确
| < 1ms | 0K | Verilog | |
234315 |
根据状态转移表实现时序电路
|
2023-10-12
|
答案正确
| < 1ms | 0K | Verilog | |
234307 |
优先编码器电路①
|
2023-10-12
|
答案正确
| < 1ms | 0K | Verilog | |
234311 |
实现3-8译码器①
|
2023-10-12
|
答案正确
| < 1ms | 0K | Verilog | |
234313 |
用3-8译码器实现全减器
|
2023-10-12
|
答案正确
| < 1ms | 0K | Verilog |
创作者周榜
更多
关注他的用户也关注了: