`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// reg[1:0]mux_reg; always @(*)begin if(sel=='d0)begin mux_reg = d3; end else if(sel=='d1)begin mux_reg = d2; end else if(sel=='d2)begin mux_reg = d1; end else begin mux_reg ...