`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// //T触发器是遇0不变，遇1取反 reg tmp; always@(posedge clk or negedge rst) begin if(~rst) tmp <= 0; else if(data) tmp <= ~tmp; else tmp <= tmp; end always@(posedge clk or negedge rst) begin if(~...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output [1:0]mux_out ); //*************code***********// reg [1:0] mux_out_my; always@(*) begin case(sel) 2'd0: mux_out_my = d3; 2'd1: mux_out_my = d2; 2'd2: mux_out_my = d1; 2'd3: mux_out_my = d0; default: mux_out_my = 2'd0; e...

`timescale 1ns/1ns module top_module( input [3:0] a, b, c, d, e, input [2:0] sel, output reg [3:0] out ); //此题考察case 选择语句 always@(*)begin case(sel) 0: out = a; 1: out = b; 2: out = c; 3: out = d; 4: out = e; default: out = 'd0; endcase end endmodule

`timescale 1ns/1ns module top_module( input a, b, c, d, e, output [24:0] out ); wire [24:0] out1, out2; assign out1 = {{5{a}},{5{b}},{5{c}},{5{d}},{5{e}}}; assign out2 = {5{a,b,c,d,e}}; assign out = out1 ^~ out2; endmodule

`timescale 1ns/1ns module top_module( input [7:0] a, b, c, d, output [7:0] max);// wire [7:0] temp1; wire [7:0] temp2; assign temp1 = (a>b)?a:b; assign temp2 = (c>d)?c:d; assign max = (temp1>temp2)?temp1:temp2; endmodule

`timescale 1ns/1ns module top_module( input a,b, output x,y,z ); assign x=b; assign y=b; assign z=a; endmodule