`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] q;//4位寄存器，用于存放data序列 always @(posedge clk or negedge rst_n) begin if(!rst_n) q <= 4'd0; else if(data_valid)//data_valid为高，寄存data，否则锁存q序列 q <= {q[2:0],data}; else q &lt...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0] p; always @(posedge clk or negedge rst_n) begin //移位寄存器 if(!rst_n) p <= 8'b0; else p <= {p[7:0],a}; end always @(posedge clk or negedge rst_n) begin // if(!rst_n) match <= 1'b0; else be...