`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); // 8*3 = 12*2 // cnt = 0,1, not vail // cnt = 2,3, vail reg [7:0] data_lock; reg [1:0] cnt; always @ (posedge clk or negedge rst_n) begin if (!r...