`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg data1; always @(posedge clk or negedge rst)begin if(!rst) data1 <= 0; else if(!data) data1 <= data1; else data1 <= !data1; end always @(posedge clk or negedge rst)begin if(!rst)...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output reg [1:0]mux_out//记得定义为reg形 ); //*************code***********// always @(*)begin case(sel) 0: mux_out = d3; 1: mux_out = d2; 2: mux_out = d1; 3: mux_out = d0; default: mux_out = 2'bxx; endcase end //*************code***...