题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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VL36 |
状态机-重叠序列检测
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2025-10-21
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答案正确
| < 1ms | 0K | Verilog | |
VL36 |
状态机-重叠序列检测
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2025-10-21
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答案正确
| < 1ms | 0K | Verilog | |
VL40 |
占空比50%的奇数分频
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2025-10-21
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答案正确
| < 1ms | 0K | Verilog | |
VL45 |
异步FIFO
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2025-10-21
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答案正确
| < 1ms | 0K | Verilog | |
VL36 |
状态机-重叠序列检测
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2025-10-19
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答案正确
| < 1ms | 0K | Verilog | |
VL36 |
状态机-重叠序列检测
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2025-10-19
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答案正确
| < 1ms | 0K | Verilog | |
VL46 |
同步FIFO
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2025-10-19
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答案正确
| < 1ms | 0K | Verilog | |
VL45 |
异步FIFO
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2025-10-19
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答案正确
| < 1ms | 0K | Verilog | |
VL45 |
异步FIFO
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2025-10-19
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答案正确
| < 1ms | 0K | Verilog | |
VL45 |
异步FIFO
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2025-10-19
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答案正确
| < 1ms | 0K | Verilog | |
VL45 |
异步FIFO
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2025-10-19
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答案正确
| < 1ms | 0K | Verilog | |
234310 |
使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器
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2025-06-27
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答案正确
| < 1ms | 0K | Verilog | |
234311 |
实现3-8译码器①
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2025-06-26
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答案正确
| < 1ms | 0K | Verilog | |
234313 |
用3-8译码器实现全减器
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2025-06-26
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答案正确
| < 1ms | 0K | Verilog | |
234310 |
使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器
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2025-06-26
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答案正确
| < 1ms | 0K | Verilog | |
234309 |
优先编码器Ⅰ
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2025-06-26
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答案正确
| < 1ms | 0K | Verilog | |
234308 |
用优先编码器①实现键盘编码电路
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2025-06-26
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答案正确
| < 1ms | 0K | Verilog | |
234307 |
优先编码器电路①
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2025-06-25
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答案正确
| < 1ms | 0K | Verilog | |
234306 |
4bit超前进位加法器电路
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2025-06-25
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答案正确
| < 1ms | 0K | Verilog | |
234306 |
4bit超前进位加法器电路
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2025-06-25
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答案正确
| < 1ms | 0K | Verilog |
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