`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [2:0] state,nstate; reg [2:0] s0=0,s1=1,s2=2,s3=3,s4=4; always@(posedge clk or negedge rst_n)begin if(~rst_n) begin state<=s0; nstate<=s0; end else state<=nstate; end alw...