`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output input_grant, output reg [10:0]out ); reg [1:0] cnt; reg [7:0] d_reg; assign input_grant = (cnt == 2'd1) ? 1'b1 : 1'b0; always@(posedge clk, negedge rst) begin if(!rst) cnt <= 2'd0; else cnt <= cnt + 1'b1; end alwa...