`timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); reg [3:0]bit_out; reg [3:0]gray; //格雷码转二进制 reg clk2; always@(posedge clk or negedge rst_n)begin if(!rst_n) clk2<=0; else clk2<=~clk2; end parameter S0=4'b0000; parameter S1=4'b0001; parameter S2=4'b001...