实现的代码如下： `timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] ROM_data [7:0]; //为ROM开辟空间，也可以理解为声明一个二维数组，左边低维，右边高维 integer i,j; always@ (posedge clk&nbs***bsp;negedge rst_...

使用两个8-3编码器实现，代码如下： `timescale 1ns/1ns module encoder_83(    input      [7:0]       I   ,    input             &n...

检测信号的上升沿和下降沿，代码如下： `timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg a_1t; always@ (posedge clk&nbs***bsp;negedge rst_n) begin   //对a延迟一拍 &nbs...

其实调用两次子模块应该就可以了，但是会报错，可能是测试用例的问题吧，改成三次就好了，代码如下： `timescale 1ns/1ns module child_mod( input            clk, input            rst_n, input [7:0]   &nb...

可以用状态机实现，代码如下： `timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); reg[1:0]   state; reg[7:0]   d1; always@ (posedge clk or negedge&nbsp...