题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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VL36 |
状态机-重叠序列检测
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2022-07-06
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答案正确
| < 1ms | 0K | Verilog | |
VL35 |
状态机-非重叠的序列检测
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
VL37 |
时钟分频(偶数)
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
VL37 |
时钟分频(偶数)
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
VL36 |
状态机-重叠序列检测
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
VL35 |
状态机-非重叠的序列检测
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
VL35 |
状态机-非重叠的序列检测
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
VL35 |
状态机-非重叠的序列检测
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
VL28 |
输入序列不连续的序列检测
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
VL27 |
不重叠序列检测
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
VL27 |
不重叠序列检测
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
VL26 |
含有无关项的序列检测
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
VL25 |
输入序列连续的序列检测
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
234315 |
根据状态转移表实现时序电路
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
234311 |
实现3-8译码器①
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
234313 |
用3-8译码器实现全减器
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
234310 |
使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
234309 |
优先编码器Ⅰ
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
234307 |
优先编码器电路①
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog | |
234306 |
4bit超前进位加法器电路
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2022-07-05
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答案正确
| < 1ms | 0K | Verilog |
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