`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output wire [1:0]mux_out ); //*************code***********// reg [1:0] mux_out_tmp; always @(*)(1444584) begin case (sel) 2'd0:mux_out_tmp = d3; 2'd1:mux_out_tmp = d2; 2'd2:mux_out_tmp = d1; 2'd3:mux_out_tmp = d0; endcase end ...