`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// parameter N=7; reg [2:0] cnt; reg div7, div7n; always @(posedge clk_in or negedge rst) begin if(~rst) cnt <= 0; else cnt <= cnt==N-1 ? 0 : cnt+1; end always @(pos...