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在Verilog时序逻辑设计中，为模拟硬件寄存器的并发行为并

[单选题]
在Verilog时序逻辑设计中，为模拟硬件寄存器的并发行为并避免竞争条件，应使用哪种赋值方式？ 
  • 阻塞赋值（=）
  • 非阻塞赋值（<=）
  • 连续赋值（assign）
  • 过程块中的条件赋值
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牛客810460687号头像 牛客810460687号
重点是前面的时序逻辑，时序逻辑采用非阻塞赋值，因为一个时钟上升沿可能会同时引起多个信号变化。组合逻辑采用阻塞赋值。
发表于 2026-04-13 21:21:16 回复(0)
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问题信息

Verilog
难度：
1条回答 36浏览

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