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考虑如下时序代码： always @(posedge clk

[单选题]

考虑如下时序代码：

  always @(posedge clk) begin
    q1 = d;
    q2 <= q1;
  end

关于该写法的潜在问题，以下哪一项描述最准确？

仿真中 q2 会在同一时钟沿采到 d（形成旁路），而综合后仍为两级寄存器，导致仿真与综合不一致

会形成组合环路，导致静态时序分析失败

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Verilog

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