首页 > 试题广场 >

在Verilog HDL中，设计一个纯组合逻辑电路而不引入时

[单选题]
在Verilog HDL中，设计一个纯组合逻辑电路而不引入时序逻辑的最合适结构是什么？ 
  • always @(posedge clk)
  • assign
  • initial
  • task
查看正确选项
添加回答
牛客138102759号头像 牛客138102759号
b
发表于 2026-02-21 21:48:38 回复(0)
提交观点

问题信息

FPGA/CPLD
难度：
1条回答 40浏览

热门推荐

相关试题

扫一扫，把题目装进口袋

求职之前，先上牛客

扫描二维码，进入QQ群

扫描二维码，关注牛客公众号