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考虑以下Verilog代码片段，其中`d`是一个输入信号，`

[单选题]

考虑以下Verilog代码片段，其中`d`是一个输入信号，`q1`和`q2`是`reg`类型的变量，并假定它们的初始值为0。在第一个时钟上升沿（posedge clk）之后，`q1`和`q2`的值将分别是什么？

always @(posedge clk) begin
  q1 = d;
  q2 = q1;
end

q1 的值为 d，q2 的值保持为 0。

q1 的值为 d，q2 的值变为 d 在时钟沿之前的旧值。

行为未定义，取决于具体的仿真器实现。

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噜噜布鲁

阻塞赋值顺序执行

发表于今天 20:36:27 回复(0)

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Verilog

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