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在一个大型设计中，模块A (`a.v`) 和模块B (`b.

[单选题]
在一个大型设计中，模块A (`a.v`) 和模块B (`b.v`) 分别在各自的文件中定义。模块A实例化了模块B。`a.v` 的 `timescale` 设置为 `10ns / 1ns`，而 `b.v` 的 `timescale` 设置为 `1ns / 1ps`。如果在模块B的定义中存在一个 `#5` 的延迟，那么在整个设计的仿真中，这个延迟代表的实际时间是多少？ 
  • 50ns，因为它继承了父模块A的时间单位。
  • 5ns，因为它使用自身文件（`b.v`）中定义的时间单位。
  • 5ps，因为它使用了精度最小的 `timescale` 设置。
  • 行为未定义，这会导致编译时的时间单位冲突错误。
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噜噜布鲁头像 噜噜布鲁
子模块不会继承父模块的时间单位
发表于 今天 16:04:17 回复(0)
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问题信息

Verilog
难度：
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