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同步电路设计中，逻辑电路的时序模型如下

[问答题]
同步电路设计中，逻辑电路的时序模型如下

T1为触发器的时钟端到数据输出端的延时，T2和T4为连线延时，T3为组合逻辑延时，T5为时钟网络延时。1）假设时钟clk的周期为Tcycle；2）假设Tsetup、Thold分别为触发器的setup time和hold time。那么为了保证数据正确采样（该路径为非multi-cycle路径），下面等式是否正确？如果不正确该如何修改？

T1 + T2 + T3 + T4 + T5 < Tcycle – Tsetup

T1 + T2 + T3 + T4 > Thold


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毕业过过过头像 毕业过过过
T1 + T2 + T3 + T4  - T5 < Tcycle – Tsetup
T1 + T2 + T3 + T4 + T5 > Thold
发表于 2019-09-02 18:43:15 回复(1)
不能懒不能拖不能怂头像 不能懒不能拖不能怂

不正确

T1+T2+T3+T4-T5<Tcycle-Tsu

T1+T2+T3+T4-T5>Th


发表于 2019-07-30 11:17:40 回复(8)
饮章头像 饮章
不正确
T1 + T2+T3+T4+Tsetup <Tcycle+T5
T1+T2+T3+T4>Thold + T5
发表于 2020-01-08 16:34:22 回复(2)
精进攻城狮头像 精进攻城狮
发表于 2020-04-20 17:34:54 回复(0)
魁北克之旅头像 魁北克之旅

T1+T2+T3+T4+Tsetup<Tcycle+T5

T1+T2+T3+T4>Thold +T5


发表于 2022-06-26 17:19:47 回复(0)
牛客792035817号头像 牛客792035817号
T1 + T2 + T3 + T4 + T5 + Tsetup < Tcycle + T5 // 在时钟到来之前完成数据变化
T1 + T2 + T3 + T4 > Thold + T5 // 在期间稳定之前保持数据
发表于 2022-03-10 13:47:10 回复(0)
Bern头像 Bern
错误 T1+T2+T3+T4-T5 < Tcycle - Tsetup
错误 T1+T2+T3+T4-T5 > Thold
发表于 2022-03-01 15:21:06 回复(0)
在看牛客的小饼干很积极头像 在看牛客的小饼干很积极

T1 + T2 + T3 + T4 < Tcycle – Tsetup+ T5

T1 + T2 + T3 + T4 > Thold+ T5 

发表于 2023-07-29 11:08:23 回复(0)
独特的牛油在等offer头像 独特的牛油在等offer
T1+T2+T3+T4 < T5 + TCLK - Tsetup
T1+T2+T3+T4 > T5 +TCLK - Thold
发表于 2023-11-16 10:54:14 回复(0)
wataru030头像 wataru030
错误 
发表于 2022-05-07 11:01:12 回复(0)
aria77头像 aria77
1不正确2正确
T1+T2+T3+T4+Tsetup<Tcycle+T5

发表于 2021-03-09 12:31:37 回复(0)
卡莲的大饭团头像 卡莲的大饭团
第一条是对的
第二条错了，右边应该再加上个T5
发表于 2019-09-04 11:39:43 回复(2)
Tjoker头像 Tjoker
第一条不正确，应为:T1+T2+T3+T4-T5<Tcycle-Tsetup;
第二条正确；

发表于 2019-09-02 11:10:59 回复(0)
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问题信息

C++工程师 硬件工程师 2019 寒武纪 Java工程师 fpga工程师
来自：寒武纪2019秋招数字...
上传者：小小
难度：
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