什么是亚稳态，产生的原因，如何消除？_

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亚稳态就是不确定是0/1的状态，产生原因是因为复位信号释放时刚好发生在时钟有效沿附近，容易导致此时的状态不确定。一般容易发生在异步复位电路中，可以通过增加两个D触发器，也就是打两拍的方式使异步复位同步输出，增加了缓冲电路，就可以消除亚稳态。

发表于 2022-06-09 13:46:53 回复(1)

努力中的菜鸡

亚稳态是指触发器无法在规定时间内达到一个可以确定的状态。其中“规定的时间”称为决断时间Tmet，亚稳态之后触发器随机输出0或1；产生的原因：存在时序为例（不满足setup/hold,recovery/remove）；消除：亚稳态无法彻底消除，只能缓解。1.降低时序逻辑延迟：如采用流水线、重定时技术；2.降低寄存器延迟：使用反应更加迅速的寄存器；3.降低时钟频率，增大时钟周期；4.复位电路采用异步复位同步释放；5：数据在跨时钟域传输中，可以采用两级缓存、握手信号、异步FIFO等方法缓解。

发表于 2022-07-12 15:13:03 回复(0)

Hellocoded

亚稳态指触发器由于违反自身的建立或保持时间而导致输出信号处于不确定状态的情况，产生的直接原因是没有满足建立或者保持时间，消除:可以分为同时钟域下，以及跨时钟域两种情况，同时钟域下可以针对触发器建立时间和保持时间的范围要求调整触发器之间的组合逻辑电路延时，适当插入流水线;还可以调整时钟的频率，放缓标准;对于异步复位可能会导致的亚稳态问题，我们还可以对异步复位添加同步器来加以修正。对于CDC问题，单bit信号可以直接打两拍缓冲，多bit数据信号可以通过握手机制或者异步FIFO来传输

发表于 2022-10-24 16:40:27 回复(0)

捌肆幺幺

亚稳态: 指触发器无法在某个规定时间段内达到一个可确认的状态，这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去亚稳态产生的原因 ①跨时钟信号 ②时钟偏移超过容限 ③组合延时太长以上所造成的根本的问题就是触发器的建立保持时间不满足解决办法: ①首先就是做好CDC ②使用采样更快的触发器 ③降低采样的频率

发表于 2022-07-12 16:22:28 回复(0)

牛客939460327号

电路信号处于不确定的、不稳定的状态叫做亚稳态。产生的原因：信号不满足建立于保持时间时会产生亚稳态。如何消除：在相同工艺下，使时序满足要求，消除时序冲突，在相同时钟域传输时，可以通过减小时钟频率、调整组合逻辑延迟来使时序满足要求，在相关时钟域和异步时钟域通过使用异步FIFO、握手信号等进行调整。

发表于 2022-07-10 22:26:48 回复(0)

set_sail_y

亚稳态是指触发器无法在规定时间内达到一个稳定的状态，原因是触发器不满足建立时间和保持时间，可以通过两级或多级寄存器进行同步，降低亚稳态发生的概率

发表于 2025-04-19 20:58:15 回复(0)

慕予栀

亚稳态指触发器由于违反自身的建立或保持时间而导致输出信号处于不确定状态的情况，产生的直接原因是没有满足建立或者保持时间，消除:可以分为同时钟域下，以及跨时钟域两种情况，同时钟域下可以针对触发器建立时间和保持时间的范围要求调整触发器之间的组合逻辑电路延时，适当插入流水线;还可以调整时钟的频率，放缓标准;对于异步复位可能会导致的亚稳态问题，我们还可以对异步复位添加同步器来加以修正。对于CDC问题，单bit信号可以直接打两拍缓冲，多bit数据信号可以通过握手机制或者异步FIFO来传输

发表于 2025-04-03 14:35:43 回复(0)

JGMson

亚稳态是指信号无法在某个规定的时间内达到一个可确认的状态；原因：信号不满足建立或保持时间；消除：亚稳态无法消除，只能减小出现概率，具体措施有：（1）双锁存器（也叫双触发器），即打两拍，此时MTBF很大，亚稳态概率极小，但只适合从快时钟到慢时钟域；（2）单bit信号，用边沿检测法，分两种情况： 1）慢时钟域到快时钟域，要求输入数据的宽度必须比接收时钟一个周期加上一个同步触发器的hold时间要长（最安全是2个），这样可以保证慢时钟域的数据能够保持到被快时钟域所采到； 2）快时钟域到慢时钟域，通常采用脉冲同步器进行同步； 3）结绳法，包括电平触发、边沿触发，以及采用握手协议；（3）多bit信号，分为可合并和不可合并的两种。可合并的，指例如需要同时传输的两个使能信号，可以合并在一起，然后同步到下一个时钟域中；不可合并的，如一个两位数据data[0]和data[1]，可以加入另一个控制信号en在这两个信号稳定后再使能en，控制数据的稳定输出；（4）多bit数据流，可以用SRAM和FIFO，但是后者更方便，因为不需要专门的像RAM那样去控制读写地址。

发表于 2024-05-07 23:02:46 回复(0)

迷人的小飞象又在摸鱼

在信号从0到1变化时对信号进行采集，导致输出不稳定两级dff打拍，fifo，握手，时序约束

编辑于 2024-04-23 20:02:14 回复(0)

王二牛呀

信号传输过程中不满足建立时间和保持时间或者复位信号发生在时钟有效沿附近，就会产生亚稳态消除方法：采用频率更低的时钟用反应更快的触发器增加两级d触发器也就是打两拍

发表于 2023-08-05 15:53:22 回复(0)

牛客918866202号

亚稳态: 指触发器无法在某个规定时间段内达到一个可确认的状态，这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去亚稳态产生的原因 ①跨时钟信号 ②时钟偏移超过容限 ③组合延时太长以上所造成的根本的问题就是触发器的建立保持时间不满足解决办法: ①首先就是做好CDC ②使用采样更快的触发器 ③降低采样的频率

发表于 2023-02-09 16:55:49 回复(0)

张伟大律师

亚稳态：触发器无法在规定的时间内确定是0还是1状态。原因：建立保持时间不满足，导致亚稳态的产生。消除办法：通过级联两级或者多级寄存器（打两拍）来消除亚稳态。

发表于 2022-11-09 21:18:33 回复(0)

月半木登子

亚稳态是指电路的输出不确定的状态，当触发信号不满足建立/保持时间时（时序违例），输出信号就可能产生亚稳态。消除亚稳态的方法一般是通过增加D触发器，增加了缓冲电路，保证其输出信号从亚稳态回复即可降低亚稳态出现的概率。还可以通过降低频率，优化组合逻辑等方式。

发表于 2022-10-09 09:20:45 回复(0)

afghanfab

触发器无法在规定的时间达到一定的状态，此时会出现亚稳态。TSU或者Th不满足。在相同时钟域可以减少使用多级寄存器同步，跨时钟域则使用异步FIFO、握手信号等。

发表于 2022-09-08 23:22:41 回复(0)

牛客509192191号

亚稳态是输出不定的状态，由于违反了建立时间和保持时间的裕量要求，简而言之就是数据要早来晚走，满足建立时间裕量，可以通过加大电路周期（降频），减少组合逻辑延迟（将大的电路拆分成数个小的时序电路，即流水线）等，满足保持时间裕量主要通过在组合路径延迟上加BUffer。在实际电路中也可以通过打两拍、握手信号、FIFO来处理亚稳态问题。

发表于 2022-08-27 19:44:30 回复(0)

牛客416629209号

亚稳态：在特定的时间没有到达指定的状态产生的原因：数据传输中不满足保持时间和建立时间消除:跨时钟（fifo、打两拍、握手信号）采用更低频的采样时钟、使用采样更快的触发器

发表于 2022-07-13 10:10:46 回复(0)

牛客212806417号

采用面积换时序的方法，例如在组合逻辑中插入寄存器，通过流水线的方式将关键路径拆分从而提升整体频率；采用乒乓操作，例如一个模块的处理速度是100Mbit，通过增加两个乒乓buffer,在第一个buffer写入的时候，对第二个buffer进行读出并进行数据处理；同样在第二个buffer进行写入时，对第一个Buffer进行读出并进行数据处理，这样整体的速率就可以翻倍；逻辑复制，当一个逻辑输出连接多个模块时，往往由于负载较大需要插入buffer增加驱动，会造成延迟，通过复制逻辑减少扇出从而优化时序

编辑于 2022-07-12 22:42:51 回复(0)

什么是亚稳态，产生的原因，如何消除？

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