2023-08-30 15:45 电子科技大学 电子信息类
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禾赛FPGA 一面面经
1、自我介绍+项目介绍
2、项目介绍里面遇到了面试官感兴趣的点，直接开始提问
3、FPGA里面浮点数运算是如何实现的（底层原理）？比如浮点数加法；你觉得浮点数加法和浮点数乘法哪个更复杂？为什么？
4、FPGA里面4个单bit位或运算的底层原理？
5、因为我做的神经网络部署，面试官问为什么还要用浮点数运算？现在不都是全INT16/INT8吗？
6、用了多少DSP？为什么要用LUT/FF而不是DSP？
7、用异步FIFO做跨时钟域传输为什么很稳定？
8、问了电路时序方面做了哪些优化？因为没有涉及到跨时钟域，针对较大的组合逻辑块做了流水线设计，还做了set_max_delay的时序约束，面试官就说这逻辑有问题，set_max_delay并不能优化时序，软件上面的timing结果跟实际上板会不一样，需要一条路径一条路径去优化
9、有没有做PS和PL的交互？如何实现的？答：通过DMA和AXI总线；再问：谁主谁从？
10、介绍一下DMA工作原理
11、当神经网络规模变大的时候，如何解决参数的存储？答：先存到PS端，再通过PS DDR传输到PL DDR，PL访问PL DDR实现
…………………………（其他想不起来了）
总结：
大概率寄了，纯纯压力面，面试官问得很有深度，感觉得出来面试官对这种项目很熟悉，比之前所有面试都问得好，但我太菜了，好多没答上来。
只能说我先感谢禾赛吧，还给了面试机会，暴露出很多问题。
2、项目介绍里面遇到了面试官感兴趣的点，直接开始提问
3、FPGA里面浮点数运算是如何实现的（底层原理）？比如浮点数加法；你觉得浮点数加法和浮点数乘法哪个更复杂？为什么？
4、FPGA里面4个单bit位或运算的底层原理？
5、因为我做的神经网络部署，面试官问为什么还要用浮点数运算？现在不都是全INT16/INT8吗？
6、用了多少DSP？为什么要用LUT/FF而不是DSP？
7、用异步FIFO做跨时钟域传输为什么很稳定？
8、问了电路时序方面做了哪些优化？因为没有涉及到跨时钟域，针对较大的组合逻辑块做了流水线设计，还做了set_max_delay的时序约束，面试官就说这逻辑有问题，set_max_delay并不能优化时序，软件上面的timing结果跟实际上板会不一样，需要一条路径一条路径去优化
9、有没有做PS和PL的交互？如何实现的？答：通过DMA和AXI总线；再问：谁主谁从？
10、介绍一下DMA工作原理
11、当神经网络规模变大的时候，如何解决参数的存储？答：先存到PS端，再通过PS DDR传输到PL DDR，PL访问PL DDR实现
…………………………（其他想不起来了）
总结：
大概率寄了，纯纯压力面，面试官问得很有深度，感觉得出来面试官对这种项目很熟悉，比之前所有面试都问得好，但我太菜了，好多没答上来。
只能说我先感谢禾赛吧，还给了面试机会，暴露出很多问题。
全部评论
牛客252825419号
门头沟学院 电子信息类
很强了 我直接简历挂
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CongC_
门头沟学院 电子信息类
我面的禾赛模拟ic，面试官太强了，面试就可以学到新东西，建议面试官向禾赛的面试看齐，多面几个项目难点就攻克了
送花
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滴滴
校招火热招聘中
官网直投
想当个体户
山东大学 能源动力类
大佬笔试什么时候做的啊
送花
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恒玄内推官_内推见我主页
恒玄科技_AE_应用软件工程师
牛的，大佬，来试试我司，恒玄科技，见我主页，可以搞。
送花
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绝对零度or
大连理工大学 电子信息类
关注大佬，等后续
送花
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努力💪_
门头沟学院 仪器类
禾赛面试官确实太强了……
送花
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