芯动数字IC二面面经

base上海，岗位数字IC设计工程师8.22 官网投递8.27 收到笔试邀请，当天晚上笔试，难度不大9.3 电话约一面9.4 一面，遇到了一个很厉害，个人风格非常强烈的面试官，在简单听完项目介绍之后问了几个简单问题，就开始共享白板深挖一些八股的场景题，把本来死板的八股问题全部细化到电路和时序图一点点扣，问很细节和活泛的问题，直接给主包干宕机了，答的不知道天地为何物了，最后还给了二十分钟让手撕一道现出的题，总共90分钟，面完只觉得心累，感觉是不会有二面了。

就着简历提问了一些以太网传输的知识，问项目细节，还有异步fifo的时序约束，一些经典八股，格雷码跨域，IO delay。全程30min

1.自我介绍2.项目介绍，深挖3.综合面积4.FPGA和ASIC设计的区别，FPGA的优势（我的项目是FPGA）5.约束文件（问的是综合约束，我答成时序约束了）6.静态时序分析，如何时序收敛7.会C++吗，有哪些offer，偏向什么方向8.面积功耗优化经验9.反问面试官很温和，面试体验很好，时长半个小时。

大佬们，我回头再去学学，今这届春招还有机会吗？（2本9研，刚转数字IC半年）