题解 | 异步FIFO

`timescale 1ns/1ns

/***************************************RAM*****************************************/
module dual_port_RAM #(parameter DEPTH = 16,
					   parameter WIDTH = 8)(
	 input wclk
	,input wenc
	,input [$clog2(DEPTH)-1:0] waddr  //深度对2取对数，得到地址的位宽。
	,input [WIDTH-1:0] wdata      	//数据写入
	,input rclk
	,input renc
	,input [$clog2(DEPTH)-1:0] raddr  //深度对2取对数，得到地址的位宽。
	,output reg [WIDTH-1:0] rdata 		//数据输出
);

reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];

always @(posedge wclk) begin
	if(wenc)
		RAM_MEM[waddr] <= wdata;
end 

always @(posedge rclk) begin
	if(renc)
		rdata <= RAM_MEM[raddr];
end 

endmodule  

/***************************************AFIFO*****************************************/
module asyn_fifo#(
	parameter	WIDTH = 8,
	parameter 	DEPTH = 16
)(
	input 					wclk	, 
	input 					rclk	,   
	input 					wrstn	,
	input					rrstn	,
	input 					winc	,
	input 			 		rinc	,
	input 		[WIDTH-1:0]	wdata	,

	output wire				wfull	,
	output wire				rempty	,
	output wire [WIDTH-1:0]	rdata
);
parameter ADDR_WIDTH=$clog2(DEPTH);
reg [ADDR_WIDTH:0]waddr,raddr;

//waddr
always@(posedge wclk or negedge wrstn)begin
	if(wrstn==0) waddr <= 0;
	else if(winc&&(wfull!=1)) waddr <= waddr + 1;
end
//raddr
always@(posedge rclk or negedge rrstn)begin
	if(rrstn==0) raddr <= 0;
	else if(rinc&&(rempty!=1)) raddr <= raddr + 1;
end
//格雷码转换
wire [ADDR_WIDTH:0] raddr_gray,waddr_gray;
reg [ADDR_WIDTH:0] raddr_gray_reg,waddr_gray_reg;
assign raddr_gray = raddr ^ (raddr>>1);
assign waddr_gray = waddr ^ (waddr>>1);
//将格雷码与本时钟同步
always@(posedge wclk or negedge wrstn)begin
	if(wrstn==0) waddr_gray_reg <= 0;
	else waddr_gray_reg <= waddr_gray;
end
always@(posedge rclk or negedge rrstn)begin
	if(rrstn==0) raddr_gray_reg <= 0;
	else raddr_gray_reg <= raddr_gray;
end
//在写时钟下判断写满
reg [ADDR_WIDTH:0] raddr_gray_reg1,waddr_gray_reg1;
reg [ADDR_WIDTH:0] raddr_gray_reg2,waddr_gray_reg2;
always@(posedge wclk or negedge wrstn)begin
	if(wrstn==0) begin
		raddr_gray_reg1 <= 0;
		raddr_gray_reg2 <= 0;
	end
	else begin
		raddr_gray_reg1 <= raddr_gray_reg;
		raddr_gray_reg2 <= raddr_gray_reg1;
	end
end

assign wfull = (raddr_gray_reg2[ADDR_WIDTH:ADDR_WIDTH-1]==(~waddr_gray_reg				[ADDR_WIDTH:ADDR_WIDTH-1])&&(raddr_gray_reg2[ADDR_WIDTH-2:0]==waddr_gray_reg			[ADDR_WIDTH-2:0]))? 1:0;

//在读时钟下判断读空
always@(posedge rclk or negedge rrstn)begin
	if(rrstn==0) begin
		waddr_gray_reg1 <= 0;
		waddr_gray_reg2 <= 0;
	end
	else begin
		waddr_gray_reg1 <= waddr_gray_reg;
		waddr_gray_reg2 <= waddr_gray_reg1;
	end
end
assign rempty = (waddr_gray_reg2==raddr_gray_reg)? 1:0;

//RAM存储
dual_port_RAM #(
	.DEPTH(DEPTH),
	.WIDTH(WIDTH))RAM1(
	.wclk(wclk),
	.wenc(winc&&(wfull!=1)),
	.waddr(waddr[ADDR_WIDTH-1:0]),  //深度对2取对数，得到地址的位宽。
	.wdata(wdata),      	//数据写入
	.rclk(rclk),
	.renc(rinc&&(rempty!=1)),
	.raddr(raddr[ADDR_WIDTH-1:0]),  //深度对2取对数，得到地址的位宽。
	.rdata(rdata) 		//数据输出
);
endmodule