SystemVerilog中变质了的连续赋值语句
在Verilog中进行连续赋值时,位于表达式LHS(Left Hand Side)的信号一般都需要声明为net类型,不能是变量类型,如果将连续赋值语句位于LHS的信号声明为变量类型,然后对其进行赋值将会报错(注意:此时不要在编译命令中增加-sverilog使能SystemVerilog语法检查),如下例:
示例中从编译结果可以看到,编译不通过。但是如果对上例进行仿真时,在编译命令中加入使能SystemVerilog语法检查参数后,编译将会通过。纳尼?不是SystemVerilog向下兼容Verilog么?其实在SystemVerilog中允许变量出现在连续赋值语句的LHS并不影响其向下兼容,只是删除了变量不能用于连续赋值语句这样的限制约束而已。
【示例】使能SystemVerilog语法功能
示例中,当sig1和sig2信号发生变化时即会更新result。在SystemVerilog中除了可以像上例显式的将变量用于连续赋值语句的LHS之外,还可以将变量连接于一个模块的输出端口上,而在Verilog中,连接于一个例化模块输出端口的信号类型一般都是net型。
【示例】
1 标量类型变量
用于连续赋值语句的变量,不能作为其他过程性语句或者连续赋值语句的LHS。
【示例】
示例中,变量sig被两个连续赋值语句驱动,此时编译将会报错。实际上,如果变量被一个连续赋值语句驱动,是不能再被其他连续赋值语句、过程性语句赋值或者连接于module实例的输出端口。
【示例】同时被连续赋值语句和过程性语句赋值
2 矢量类型变量
2.1 压缩数组
【示例】连续赋值语句作用于数组的不同位
2.2 非压缩数组
同样的,对于非压缩数组是否也可以像压缩数组那样操作呢?请看下例。
【示例】
可见,连续赋值语句作用于数组不同位域时,是可以同时用于连续赋值语句的。但是需要注意,不能对同一位域进行同时再进行连续赋值语句或者过程性赋值。
其实对于SystemVerilog的这一扩展,虽然是用户使用起来束缚更少了,但是也会使用户对于变量和线网的区分更加迷茫,而且似乎也没有必要进行如此的扩展,不敢苟同。建议大家在使用的时候还是按照严格的连续赋值语句使用线网过程性赋值语句使用变量的方式。