题解 | #边沿检测#

`timescale 1ns/1ns
module edge_detect(
	input clk,
	input rst_n,
	input a,
	
	output reg rise,
	output reg down
);
    reg pre_a1;
    
    always@(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            pre_a1 <= 1'b0;
            
        end else  begin
            pre_a1 <= a;
            
        end
    end
        
        
    // 当 输入 a 有不确定值出现的时候，rise 和 down 的值应该是0，而非不确定 
    //注意这里打
//     always@(posedge clk or negedge rst_n) begin
//         if(!rst_n) begin
//             rise <= 1'b0;
//             down <= 1'b0;
            
//         end else if(~a & pre_a1) begin
//             rise <= 1'b0;
//             down <= 1'b1;
//         end else if(~pre_a1 & a) begin
//             rise <= 1'b1;
//             down <= 1'b0;
//         end else begin
//             rise <= 1'b0;
//             down <= 1'b0;
//         end
//     end
    
     always@(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            rise <= 1'b0;
            down <= 1'b0;
            
        end else if((a | ~a) & (~pre_a1 | pre_a1)) begin
            rise <= ~pre_a1 & a;
            down <= ~a & pre_a1;
        end else begin
            rise <= 0;
            down <= 0;
        end
    end
    


    
endmodule