`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); reg data_temp; always@(posedge clk or negedge rst)begin if(!rst) data_temp<=1'b0; else begin if(data==1'b1) data_temp<=~data_temp; else data_temp<=data_temp; end end always@(posedge clk or negedge rst)begin if...