latch是如何产生的，如果在时序电路中会不会产生latch

[问答题]

latch是如何产生的，如果在时序电路中会不会产生latch？

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认真勤奋好学

latch只会出现在组合电路，如if 没else case 没defuault

编辑于 2024-03-04 14:02:17 回复(0)

忧伤的咸鱼在摸鱼

未覆盖所有判断条件的赋值语句会产生锁存器，常见有If-else覆盖条件不足且不带else(听说有的编辑器不会生成latch)、case没有default

发表于 2023-11-10 10:18:33 回复(0)

牛客600734962号

case选择中没有default或者if没有else时；不会

发表于 2023-09-19 17:15:01 回复(0)

牛客157553532号

在组合逻辑中，逻辑描述不完整，比如说if-else或者是case不完整。时序电路中不会产生

发表于 2022-11-08 14:44:10 回复(0)

桑尼若

case不写default，if不写else等都可能产生latch，所以在时序电路中也会产生latch。

发表于 2025-10-23 16:29:12 回复(0)

杨丑丑

在组合逻辑中写了if没有写else 写了case没有写default

发表于 2024-10-25 11:12:46 回复(0)

DDDonnie

锁存器latch的产生有3种情况（均产生在组合逻辑电路中，时序电路中不会产生latch但可用reg当作锁存器锁存数据提供给user） 1、在if-else 条件语句中，判断的情况不完整 eg：always@(*)begin if(cnt == 0 ) begin a = 0 ; end else if (cnt == 1) begin a= 1 ; end else if (cnt == 2) begin a = 2 ; end 此时，如果cnt是个2位宽的计数器，范围从0~3，组合逻辑内没有考虑3的else情况，则会产生latch。 2、在case分支选择语句中，如果case的分支条件不完整时，即没有default情况下，综合器会默认生成latch。 3、在组合逻辑中，我们常用always@(*) ,用*代替敏感列表，如果不用*，而是列举表达式，如always@(clk,rst,d) 如果用户本意是该alwasy有三个事件名（信号名），但设计时always@(clk,rst),没有考虑d,则同样会产生latch。

发表于 2024-09-27 09:53:24 回复(0)