首页 > 试题广场 >

关于Verilog中reg变量的综合结果，下列描述正确的是？

[单选题]
关于Verilog中reg变量的综合结果，下列描述正确的是？ 
  • 组合逻辑always块中的reg变量会被综合成D触发器
  • 时序逻辑always块中的reg变量对应物理寄存器
  • reg变量必须通过initial块初始化
  • reg变量不能用于描述组合逻辑电路
查看答案及解析
添加回答

这道题你会答吗？花几分钟告诉大家答案吧！

提交观点

问题信息

Verilog
难度：
0条回答 18浏览

热门推荐

相关试题

扫一扫，把题目装进口袋

求职之前，先上牛客

扫描二维码，进入QQ群

扫描二维码，关注牛客公众号