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考虑以下 Verilog 代码片段，其中 `a`、`b` 和

[单选题]
考虑以下 Verilog 代码片段，其中 `a`、`b` 和 `c` 均为 `reg` 类型变量，初始值分别为 0, 1, 0。在第一个时钟上升沿 (`posedge clk`) 之后，`a` 和 `c` 的最终值会是多少？ 
always @(posedge clk)
  a <= b;
always @(posedge clk)
  c <= a;
  • a = 1, c = 1
  • a = 1, c = 0
  • a = 0, c = 1
  • a = 0, c = 0
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Verilog
难度：
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