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什么是时钟信号的Jitter和Skew?对高速电路设计有何不

[问答题]
什么是时钟信号的Jitter和Skew?对高速电路设计有何不利影响?举例说明一些减小Jitter和Skew的方法?

jitter:由于晶振本身稳定性,电源以及温度变化等原因造成了时钟频率的变化,就是jitter,指的是时钟周期的变化。指两个时钟周期之间存在的差值,这个误差是在时钟发生器内部产生的,和晶振或者PLL内部电路有关,布线对其没有影响。由于跟晶振本身的工艺有关,所以在设计中无法避免它能带来的影响,通产只能在设计中留有一定的margin。

skew:是指同样的时钟产生的多个子时钟信号之间的延时差异。skew通常是时钟相位上的不确定。由于时钟源到达不同寄存器所经历路径的驱动和负载的不同,时钟边沿的位置有所差异,因此就带来了skew。完成布局布线后,物理路径延时是固定的,所以在设计中考虑到时钟偏移,就可以避免偏移带来的影响。

发表于 2020-01-07 16:57:25 回复(0)
Jitter:时钟信号到来时刻与理想时刻之间的偏差
Skew:原定同时到达的两路市中心好实际到达时间偏差
Jitter和Skew会影响系统的定时精度,以及定时容限
减小方法:控制系统温度变化?(采用温度补偿)、减少机械振动、减少电源、地等对时钟系统的影响,选用好的时钟源
减小Skew方法:使用低输出阻抗的时钟驱动,采用spide网络,如果驱动能力不够可用同型号电源并联、采用树形结构、低阻抗时钟分布线、远程匹配多驱动
发表于 2020-08-26 16:26:29 回复(0)