某机字长 8 位， CPU 地址总线 16 位，数据总线 8 位，存储器按字节编址， CPU 的控制信号线有： MREQ# （存储器访问请求，低电平有效）， R/W# （读写控制，低电平为写信号，高电平为读信号）。试问：
（ 1 ） 若该机主存采用 16K×1 位的 DRAM 芯片（内部为 128×128 阵列）构成最大主存空间，则共需 个芯片。若采用异步刷新方式，单元刷新周期为 2ms ，则刷新信号的周期为 ms 。
（ 2 ） 若为该机配备 2K×8 位的 Cache ，每字块 4 字节，采用 4 路组相联映象，则主存地址中字段块内地址 位，字段 Cache 组地址 位，字段高位标记 位。若主存地址为 1234H ，则该地址映象到的 Cache 的第 组。
（ 3 ） 若 CPU 执行一段时间时， Cache 完成存取的次数为 2400 次，主存完成的存取次数为 100 次，已知 cache 的存储周期为 20ns ，主存的存储周期为 100ns 。则 Cache/ 主存系统的平均访问时间为 ns ， Cache/ 主存系统的效率为 。
（ 4 ） 若用若干个 8K×4 位的 SRAM 芯片形成 24K×8 位的 RAM 存储区域，起始地址为 2000H ，假设 SRAM 芯片有 CS# （片选，低电平有效）和 WE# （写使能，低电平有效）信号控制端；试写出 RAM 的地址范围，并画出 SRAM 与 CPU 的连接图（请标明 SRAM 芯片个数、译码器的输入输出线、地址线、数据线、控制线及其连接）。
