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Clka时钟频率是clkb时钟频率的3倍，两个时钟域为异步时

[问答题]

Clka时钟频率是clkb时钟频率的3倍，两个时钟域为异步时钟，clka时钟域产生的fifo_err信号为脉冲信号，只维持一拍，为了使clkb时钟域不漏采fifo_err指示，进行了告警展宽处理，如上图所示。

问题：请问该电路存在什么问题？如有问题，如何修改？

ocean_y

我觉得展宽四倍是对的，如果刚好是三个时钟周期可能会出现采不到或者出现建立保持时间不满足要求。但我觉得问题出现在clka时钟域产生4拍信号后的组合逻辑后要加一个DFF。

发表于 2019-08-06 11:07:45 回复(1)

李励励

在使用同步器同步信号时，要求输入信号必须是源时钟域的寄存输出

发表于 2020-07-06 19:21:38 回复(2)

aoyasun

下边老哥说的对，我想了下3倍展宽是有可能出现建立时间保持时间问题。这个题应该是要考察的是组合或运算之后，再加一级寄存输出到另一个时钟域。而且最好在clkb时钟域中加个取沿操作是最完美的啦。

编辑于 2019-08-19 14:26:53 回复(2)

牛客413205041号

clkb的时钟周期长度是clka的三倍，若是将信号展宽至三个时钟周期，就会出现亚稳态，原因就是有可能不满足setup和hold time，考虑到极端情况，clka下的展宽信号长度至少为3clka+setup+hold，所以应该是四个寄存器。另外在进行跨时钟域的时候，采用组合逻辑会导致毛刺信号产生，所以组合逻辑后面加个寄存器，再进行跨时钟域处理。

发表于 2022-04-07 23:45:17 回复(0)

孑立_

组合逻辑在不同时钟域之间是不可取的，因为组合逻辑容易产生毛刺，需要加一个被源时钟域控制的寄存器进行输出，提升电路的稳定性（MTBF）。

发表于 2021-03-11 21:44:57 回复(0)

d_r_e_a_m

组合逻辑在不同时钟域之间是不可取的，因为组合逻辑容易产生毛刺，需要加一个被源时钟域控制的寄存器进行输出，提升电路的稳定性（MTBF）

编辑于 2024-04-08 21:37:49 回复(0)

将信寒

感觉展宽输出应该通过寄存器输出

发表于 2019-08-26 14:16:17 回复(0)

牛客621536860号

应该展宽六倍，在或门后面加一个clka触发的寄存器。用clka触发的寄存器保证输出的展宽波形没有毛刺，展宽六倍保证信号可以至少被clkb采样两次

发表于 2022-08-15 23:59:26 回复(0)

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C++工程师硬件工程师 2019 寒武纪 Java工程师 fpga工程师

来自：寒武纪2019秋招数字...

上传者：小小

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Clka时钟频率是clkb时钟频率的3倍，两个时钟域为异步时

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