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在Verilog中，考虑以下在一个`always @(pos

[单选题]
在Verilog中，考虑以下在一个`always @(posedge clk)`块内的代码片段。假设在时钟上升沿之前，`a`的值为1，`b`的值为0。请问在时钟上升沿之后，`a`和`b`的稳定值将分别是什么？ 
always @(posedge clk) begin
  a <= b;
  b <= a;
end
  • a = 0, b = 1
  • a = 0, b = 0
  • a = 1, b = 1
  • a = 1, b = 0
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Verilog
难度：
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