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在VerlogHDL中对于initial语句,说法错误的是?

[单选题]
在VerlogHDL中对于initial语句,说法错误的是?
  • 在仿真过程中只执行一次
  • 可用于给实际电路赋初值
  • 在模拟的O时刻开始执行
  • 多个initial块并行执行
工程中可以用initial初始化寄存器。。。
发表于 2025-11-20 13:01:06 回复(0)