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在Verilog HDL中，设计一个纯组合逻辑电路而不引入时

[单选题]
在Verilog HDL中，设计一个纯组合逻辑电路而不引入时序逻辑的最合适结构是什么？ 
  • always @(posedge clk)
  • assign
  • initial
  • task
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牛客138102759号头像 牛客138102759号
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发表于 2026-02-21 21:48:38 回复(0)
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问题信息

FPGA/CPLD
难度：
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