编写一个4bit乘法器模块，并例化该乘法器求解c=12*a+5*b，其中输入信号a,b为4bit无符号数，c为输出。注意请不要直接使用*符号实现乘法功能。
模块的信号接口图如下：
要求使用Verilog HDL语言实现以上功能，并编写testbench验证模块的功能。
[编程题]编写乘法器求解算法表达式
题目没什么意思，给的参考波形也有问题，不过可以拓展一点东西。
题目
编写一个4bit乘法器模块，并例化该乘法器求解c=12*a+5*b，其中输入信号a,b为4bit无符号数，c为输出。注意请不要直接使用*符号实现乘法功能。
module calculation(
&n
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题目理解：
题目要求使用乘法器求解算术表达式，根据题目要求，首先要实现乘法器，然后分别调用乘法器两次乘法器，乘数分别是12和a，5和b，然后再将两个乘法器的输出相加。
乘法器的实现步骤可以参考
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`timescale 1ns/1ns
module calculation(
input clk,
input rst_n,
input [3:0] a,
input [3:0] b,
output [8:0] c
);
reg [8:0] a_tmp;
reg [8:
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解题思路
先写一个4*4的子模块，然后实例化两次，再相加。其中子模块需要用移位相加的方式实现。
其实感觉这个题完全用组合逻辑就可以实现，无需时序。
代码实现
`timescale 1ns/1ns
module calculation(
input clk,
input rst_n,
inpu
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`timescale 1ns/1ns
module calculation(
input clk,
input rst_n,
input [3:0] a,
input [3:0] b,
output [8:0] c
);
wire [7:0] pro0,pro1;
mult_4 u
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有参考前辈内容
`timescale 1ns/1ns
module calculation(
input clk,
input rst_n,
input [3:0] a,
input [3:0] b,
output [8:0] c //加法位宽要加一
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用generate简化代码
`timescale 1ns/1ns
module mul(
input [3:0] a,
input [3:0] b,
output [7:0] c
);
wire [7:0] tmp [3:0];
genvar i;
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`timescale 1ns/1ns
module calculation(
input clk,
input rst_n,
input [3:0] a,
input [3:0] b,
output [8:0] c
);
wire[8:0]c0,c1;
reg [8:0]c_reg;
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`timescale 1ns/1ns
module calculation(
input clk,
input rst_n,
input [3:0] a,
input [3:0] b,
output [8:0] c
);
wire [8:0] a12;
wire [8:0] b5;
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`timescale 1ns/1ns
module mult(
input [3:0] A,
input [3:0] B,
&nb
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